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  • 1.1_本章简介
  • 1.2_模拟信号与数字信号
  • 1.3_数制与码制
  • 1.4_基本逻辑运算
  • 1.5_组合逻辑运算
  • 1.6_逻辑运算规律
  • 2.1_逻辑代数规则
  • 2.2_逻辑函数的表示方法
  • 2.3_最小项与最大项
  • 2.4_逻辑表达式的化简
  • 3.1_变量卡诺图
  • 3.2_函数卡诺图
  • 3.3_函数卡诺图化简方法
  • 3.4_具有约束的卡诺图化简
  • 4.1_本章简介
  • 4.2_集成电路
  • 4.3_简单门电路I
  • 4.4_简单门电路II
  • 4.5_TTL门电路
  • 4.6_TTL门电路输出特性
  • 4.7_TTL门电路电压传输特性与噪声容限
  • 4.8_TTL门电路输入特性与扇出系数
  • 5.1_TTL门电路输入端负载特性
  • 5.2_TTL门电路静态功耗与延迟时间
  • 5.3_集电极开路门
  • 5.4_三态门
  • 5.5_CMOS门
  • 5.6_CMOS传输门
  • 6.1_本章简介
  • 6.2_组合数字电路分析
  • 6.3_组合数字电路设计
  • 6.4_基本逻辑关系的Verilog HDL实现
  • 6.5_加法器
  • 6.6_半加器和全加器的Verilog HDL实现
  • 7.1_编码器
  • 7.2_编码器的Verilog HDL实现
  • 7.3_编码器74LS148的multisim仿真
  • 7.4_二进制译码器
  • 7.5_138译码器的Verilog HDL实现
  • 7.6_138译码器的Multisim仿真
  • 7.7_代码转换译码器
  • 7.8_显示译码器
  • 7.9_显示译码器的Verilog HDL实现
  • 7.10_显示译码器74LS47的实验
  • 8.1_数据选择器
  • 8.2_数据选择器的Verilog HDL实现
  • 8.3_数据选择器的Multisim功能验证仿真
  • 8.4_数码比较器
  • 8.5_数码比较器的Verilog HDL实现
  • 8.6_竞争与冒险
  • 9.1_基本R-S触发器
  • 9.2_同步R-S触发器
  • 9.3_D型触发器
  • 9.4_J-K型触发器
  • 9.5_边沿触发器
  • 9.6_锁存器
  • 9.7_触发器的Multisim仿真实验
  • 10.2_同步时序电路的分析
  • 10.3_异步时序电路的分析
  • 10.4_同步时序电路的设计(一)
  • 10.5_同步时序电路的设计(二)
  • 10.6_有限状态机的Verilog HDL实现
  • 10.7_状态机实现交通灯控制的实验
  • 11.01_中规模同步加法计数器
  • 11.02_计数器160的Verilog HDL实现
  • 11.03_计数器74LS160的实验
  • 11.04_同步加法计数器的应用
  • 11.05_同步计数器74LS160构成百进制计数器Multisim仿真
  • 11.06_计数器实现60秒计数的实验
  • 11.07_中规模同步可逆计数器
  • 11.08_计数器192的Verilog HDL实现
  • 11.09_中规模异步加法计数器
  • 11.10_计数器90-93的Verilog HDL实现
  • 11.11_异步计数器74LS90功能验证Multisim仿真
  • 11.12_异步加法计数器的应用
  • 12.1_寄存器
  • 12.2_D触发器构成的移位寄存器型计数器的Multisim仿真
  • 12.3_环形计数器
  • 12.4_扭环形计数器
  • 12.5_扭环形计数器的Verilog HDL实现
  • 12.7_序列脉冲发生器
  • 13.1_只读存储器ROM
  • 15.3_模-数转换器ADC
  • 15.4_并行比较型ADC
  • 15.5_逐次逼近型ADC
  • 13.2_ROM的应用
  • 13.3_随机存储器RAM
  • 13.4_可编程逻辑器件概述
  • 13.5_通用阵列逻辑GAL
  • 13.6_CPLD与FPGA
  • 14.1_施密特触发器
  • 14.2_单稳态触发器
  • 14.3_多谐振荡器
  • 14.4_555定时器
  • 14.5_555定时器的应用(I)
  • 14.6_555定时器的应用(II)
  • 14.7_555定时器的应用(III)
  • 14.8_555定时器应用电路的Multisim仿真
  • 15.1_数-模转换器DAC
  • 15.6_双积分型ADC
  • 15.7_模-数转换器的技术指标
  • 15.8_AD与DA的Multisim仿真
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